带时钟门控的 8×8 寄存器组
一个有文档依据的团队项目：8 个 8 位寄存器、一个写端口、一个读端口和基于锁存器的 Integrated Clock Gating。
我的职责
团队成员；报告未单独划分个人子系统职责。
项目图像
测量结果
动态功耗估算49.61 → 14.37 μW无门控 → 有门控；−71.0%
总功耗估算59.75 → 22.08 μW无门控 → 有门控；−63.0%
单元面积估算559.66 → 462.31无门控 → 有门控；−17.4%
报告中的时序裕量Setup +3.65 ns / Hold +0.81 ns门控设计
设计目标
- 使用 3-to-8 写地址译码器和读多路复用器构建 8 × 8 位寄存器阵列。
- 用约束随机事务和 scoreboard 验证门控与无门控版本。
- 比较综合估计、时序裕量、切换活动和物理实现流程。
实现方法
报告记录了带 test_en 旁路的锁存器式 clock_gate_latch，以及逐寄存器时钟门控。使用 Design Compiler 综合，并通过 IC Compiler 完成布局规划、电源规划、布局、CTS 和布线流程。
范围与局限
面积与功耗为综合估计，并非硅片实测。IC Compiler 连通性检查报告未使用的 QN 引脚；报告未证明 DRC/LVS 完整签核。