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Registre 8×8 avec Clock Gating

Un projet d'équipe documenté : 8 registres de 8 bits, un port d'écriture, un port de lecture et une voie d'Integrated Clock Gating à latch.

Schéma d'architecture du banc de registres 8×8, extrait du rapport

Mon rôle

Membre de l'équipe ; le rapport ne sépare pas les responsabilités par personne.

Visuels du projet

Vue de l'implantation physique du banc de registres 8×8 — Vue du flot physique dans IC Compiler : floorplan, placement et routage.

Tableau comparatif de puissance après synthèse, avec et sans clock gating — Comparaison de synthèse rapportée ; les conditions d'essai sont précisées dans l'étude.

Résultats mesurés

Puissance dynamique estimée49.61 → 14.37 μWSans gating → avec gating ; −71,0 %

Puissance totale estimée59.75 → 22.08 μWSans gating → avec gating ; −63,0 %

Aire des cellules estimée559.66 → 462.31Sans gating → avec gating ; −17,4 %

Marge temporelle rapportéeSetup +3.65 ns / Hold +0.81 nsConception avec gating

Objectifs de conception

Construire un tableau 8 × 8 bits avec décodeur d'écriture 3-vers-8 et multiplexeur de lecture.
Vérifier les variantes avec et sans gating par transactions aléatoires contraintes et scoreboard.
Comparer synthèse, slack temporel, commutations et flot d'implémentation physique.

Approche d'implémentation

Le rapport décrit un clock_gate_latch à latch, avec contournement test_en et une porte d'horloge par registre. La synthèse est réalisée dans Design Compiler ; le flot IC Compiler couvre floorplan, alimentation, placement, CTS et routage.

Périmètre et limites

L'aire et la puissance sont des estimations de synthèse, pas des mesures sur silicium. Le contrôle de connectivité signale des broches QN inutilisées ; le rapport ne démontre pas une validation DRC/LVS complète.