← Về danh sách dự án ANALOG / RF / ĐỒ ÁN NHÓM / Đồ án môn học

PLL 2.4 GHz với Dual-Modulus Divider

Đồ án PLL ở mức schematic trên công nghệ TSMC 180 nm, mục tiêu 2.4 GHz, bước nhảy 1 MHz và tổng hệ số chia N=2400.

Sơ đồ hệ thống PLL trong báo cáo môn học

Vai trò của tôi

Phần việc được ghi trong bảng phân công: LC-VCO và frequency divider.

Hình ảnh dự án

Dạng sóng mô phỏng PLL trong báo cáo môn học — Dạng sóng được dùng trong phần phân tích hệ thống của báo cáo.

Kết quả đo

Tần số trung tâm VCO2.400 GHzTSMC 180 nm; mức schematic

Dải tinh chỉnh2.346–2.479 GHzVctrl 0.3–1.5 V

Nhiễu pha−114.33 dBc/HzĐộ lệch 1 MHz

Bộ chia tầnN=2400 → 1 MHzDIV8 + DIV300

Công suất VCO≈5.9 mWMô phỏng trước layout

Mục tiêu thiết kế

Thiết kế, mô phỏng differential NMOS cross-coupled LC-VCO quanh 2.4 GHz.
Xây dựng đường DIV8 + DIV300 cho N=2400 và tín hiệu hồi tiếp 1 MHz.
Nối các khối PFD, charge pump, loop filter, VCO và divider thành câu chuyện hệ thống.

Cách triển khai

Báo cáo dùng công nghệ TSMC 180 nm và mô phỏng mức schematic tại 1.8 V. VCO được kiểm tra bằng PSS/PNoise, điều chỉnh tinh/thô và đo phase noise; bộ chia gồm DIV8, bộ đếm 9-bit, logic phát hiện/reset và DIV300.

Phạm vi và giới hạn

Kết quả ở mức schematic/pre-layout. Báo cáo chưa có lock time cuối được xác minh hoặc trích xuất parasitic/EM sau layout.