PLL 2,4 GHz avec diviseur double module
Un projet PLL au niveau schématique en TSMC 180 nm, visant 2,4 GHz, un pas de 1 MHz et un rapport de division N=2400.
Mon rôle
Contribution attribuée dans le rapport : LC-VCO et diviseur de fréquence.
Visuels du projet
Résultats mesurés
Fréquence centrale du VCO2.400 GHzTSMC 180 nm ; niveau schématique
Réglage fin2.346–2.479 GHzVctrl 0,3–1,5 V
Bruit de phase−114.33 dBc/HzDécalage de 1 MHz
DiviseurN=2400 → 1 MHzDIV8 + DIV300
Puissance du VCO≈5.9 mWSimulation pré-layout
Objectifs de conception
- Concevoir et simuler un LC-VCO différentiel NMOS autour de 2,4 GHz.
- Construire une chaîne DIV8 + DIV300 pour N=2400 et un retour à 1 MHz.
- Relier conceptuellement PFD, charge pump, filtre, VCO et diviseur.
Approche d'implémentation
Le rapport utilise la technologie TSMC 180 nm et des simulations schématiques sous 1,8 V. Le VCO est évalué par PSS/PNoise, réglages fins et grossiers, et mesures du bruit de phase. Le diviseur comprend DIV8, un compteur 9 bits, une logique de détection/réinitialisation et DIV300.
Périmètre et limites
Résultats pré-layout. Le rapport ne fournit pas de temps de verrouillage final vérifié ni d'extraction parasite/EM post-layout.